摘要：為了解決信號發生器的一些具體問題，如需要它能產生多種信號、工作穩定、成本低等，因此采用GW48型SoPC開發系統，以Nios軟核為控制核心，來實現參數可調的任意波形DDS信號源。重點闡述系統硬件方案、軟件設計，并對整個系統進行了仿真，仿真結果符合設計要求，具有方案設計便捷、集成度高、擴展靈活和功能全面等特點。
　　
　　引言
　　
　　可編程片上系統（SystemonaProgrammableChip，SoPC）結合了SoC，PLD和FPGA的諸多優點，既擁有可編程邏輯技術將整個系統集成于一塊硅片之上，由單個芯片實現主要邏輯功能的特點，又具備可裁減、可擴展、可升級、軟硬件系統可編程的功能，是一種特殊的嵌入式系統。直接數字頻率合成（DDS）是20世紀70年代初提出的一種全數字的頻率合成技術，常用于產生相位可控的信號，具有轉換快、分辨率高等特點。而SoPC具有速度快、集成度高、存儲容量大的優點，使之與DDS技術相結合，可以極大地提高信號發生器的性能，降低生產成本。本文采用SoPC技術，把DDS模塊和微處理控制部分集成到FPGA芯片，從而實現頻率可調的正弦、鋸齒、方波、三角等任意波形的信號發生器。
　　
　　1、DDS原理
　　
　　DDS的基本原理是以采樣定理為基礎，利用查表法產生數字量形式的波形信號，并通過DAC轉換成模擬量形式的信號。其基本的原理電路如圖1所示，直接數字頻率合成（DDS）是由頻率合成器、相位累加器、波形ROM、D／A轉換器和低通濾波器LPF構成。　　
　　連續信號按照相位取樣、量化、編碼后，形成一個波形函數表，存于ROM中。合成時，每輸入一個時鐘相位累加器把頻率控制字累加一次，輸出合成信號的相位，通過改變相位累加器的頻率控制字可以改變相位增量。當相位增量改變時，一個周期內的采樣點數也隨之改變。在時鐘頻率即采樣頻率不變的情況下，通過相位增量的改變來實現頻率的改變，計算公式為△p=w△t=2πf△t，其中△p為相位變化，ω為角頻率，△t為時鐘周期。經過轉換的合成信號的頻率為f=△p／（2π△t）=△pfclk／（2π），fclk為時鐘頻率。通過改變△p改變合成信號的頻率f。由N位相位累加器對2π進行量化，對2π取2N個點，則f=（K／2N）fclk，其中K為頻率控制字，取值范圍為0～2N-1。
　　
　　2、信號發生器的設計
　　
　　設計方案采用Altera公司的QHartusⅡ和NiosⅡIDE軟件作為開發工具，包括硬件和軟件兩部分。
　　
　　2．1硬件方案
　　
　　該設計選用Altera公司CycloneⅡ系列EP2C35F484C8型FPGA芯片作為產生波形信號的核心組件，以搭載Nios軟核和DDS模塊，并由外部添加輸入鍵盤，修改DDS發生器的參數，來選擇不同的輸出波形。為了保證輸出信號不失真，DAC芯片的轉換速率必須高于100MHz，所以D／A轉換器選用了190MHz的THS5651高速DAC芯片。硬件系統結構如圖2所示，系統頂層設計圖如圖3所示。　　
　　系統頂層設計的核心是可裁剪的Nios軟核和可存儲多種波形信號的DDS模塊，如圖3所示。Nios軟核為DDS設置輸出波形選擇參數，DDS模塊生成相應波形信號，再由PIO口將輸出信號傳輸給DAC芯片。DDS模塊是由1個相位累加器和4個LPM_ROM構成，主要完成保存設置參數，產生波形ROM地址，形成波形ROM等工作。LPM_ROM分別以matlab生成的MIF格式文件存儲了正弦、鋸齒、三角、方波四種常見的波形數據表，若要生成其他任意波形，只需將相應的連續信號轉化為MIF文件，替換LPM_ROM中的波形文件即可實現任意波形信號的輸出。為了取得精細的頻率分辨率，將相位累加器設為32位，同時為使LPM_ROM中數據量不至于過大，使用相位截斷閥，讓相位累加器輸出的高10位用來查表，這樣可以保證系統在高速穩定運行的前提下，zui大限度地減少輸出波形信號的誤差。
　　
　　2．2軟件設計
　　
　　軟件設計流程如下：　　
　　3、測試結果與分析
　　
　　采用邏輯分析儀對DDS發生器的輸出信號進行測試，輸出信號如圖4所示，設置初始頻率字與實測值見表1，誤差小于0．05，輸出信號精度較高。　　
　　4、結語
　　
　　本文介紹了基于SoPC的DDS任意波形發生器的一種設計方案，詳述了硬件結構及軟件設計過程，并對整個系統進行了仿真與測試，輸出信號頻率的誤差較小，可以滿足不同系統對波形信號的要求，適用于工業控制、檢測、通信等不同領域。